☆変数の定義
ＶＨＤＬで変数を定義する場合は以下のような形式で定義します
定義例 signal tmp : boolean := true;
信号種類 変数名 データ形式 初期値代入
信号種類 ： signaiかvariableかconstantを指定
変数名 ： 変数の名前
データ形式 ： 普通は１−４節のデータ形式のどれか(typeで自分で定義も可能)
初期値代入 ： 上記で初期値(:= true)を代入していますが論理合成の時は
初期値は無視されますので合成用の記述では>初期値代入は
行わない方が安全です
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