☆ＶＨＤＬの特徴

仕様記述
Verilogがシミュレーション用言語と言われるのに対し、
VHDLは仕様記述言語といわれます

他人の回路が分かりやすい
加算機を記述するにも従来のようにANDやORを並べる必要はなく
A + B の用に記述できるので他の人が見ても動作を理解しやすい

大規模回路向き
機能単位でマクロに分け易い＆記述が見やすいのでマクロの再利用がしやすい
また、function等の関数を作ることもできます
論理合成で回路を作成するのでイージーミスを防ぎやすい

シミュレーションが早い
回路図レベルでのシミュレーションに比べて動作が速いです
また、ＰＣＩバス等のモデルをつなげて総合シミュレーションも行えます
実際のＩＣを作る前にバグが潰しやすくなります
シミュレーション専用のモデルはより抽象的な記述ができます

ロジックに強い
ＶＨＤＬの特徴と言うより論理合成の特徴ですが
ステートマシン等のロジック処理に強いです。
逆に、データバスの処理は少し苦手です

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